{"id":39013,"date":"2025-03-10T12:49:24","date_gmt":"2025-03-10T11:49:24","guid":{"rendered":"https:\/\/www.l3s.de\/?page_id=39013"},"modified":"2025-03-12T11:01:59","modified_gmt":"2025-03-12T10:01:59","slug":"di-gate-v","status":"publish","type":"page","link":"https:\/\/www.l3s.de\/de\/research-at-l3s\/all-projects\/di-gate-v\/","title":{"rendered":"DI-GATE-V"},"content":{"rendered":"
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Start:<\/p>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n

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01.05.2024<\/p>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n

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30.04.2027<\/p>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n

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Webseite:<\/p>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n

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DI-GATE-V<\/h2>\r\n <\/div>\r\n <\/div>\r\n
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Hochoptimierte Open-Source-RISC-V-Prozessoren f\u00fcr universelle Anwendungen<\/p>\r\n <\/div>\r\n <\/div>\r\n

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Um bei der Entwicklung moderner Systems-on-Chip (SoCs) Zeit zu sparen und die Entwicklungskomplexit\u00e4t zu reduzieren, ist es unerl\u00e4sslich, IP-Komponenten zu verwenden, die sowohl als propriet\u00e4re als auch als Open-Source-Module verf\u00fcgbar sind. Programmierbare Soft-Core-Prozessoren sind besonders relevant, da sie als Steuereinheiten in SoCs eingesetzt werden und ebenfalls als Open Source verf\u00fcgbar sind. Trotz der Vorteile offener Kerne, wie z.B. eine modifizierbare und erweiterbare Hardwarebeschreibung, sind die Nachteile vieler Hardwareprojekte aus unterschiedlichen Quellen erheblich. In vielen F\u00e4llen gibt es nur eine so genannte behaviorale Hardwarebeschreibung, die nicht immer optimal auf unterschiedliche Zielplattformen (ASIC, FPGA) und Designanforderungen abgebildet ist. Generell gilt es, eine Sampling-Policy zu finden, die das Informationsalter minimiert. In zeitgesteuerten Systemen werden die Abtastungen zu bestimmten Zeitpunkten vorgenommen, so dass die Abtastung signalunabh\u00e4ngig ist. Bei ereignisgesteuerten Systemen, bei denen ein definiertes Sensorereignis, z.B. wenn die \u00c4nderung des Sensorsignals einen Schwellenwert \u00fcberschreitet, die \u00dcbermittlung einer neuen Probe ausl\u00f6st, wird die Probenahme signalagnostisch durchgef\u00fchrt. In diesem Projekt werden wir altersabh\u00e4ngige, aber signalabh\u00e4ngige Metriken betrachten, die die tats\u00e4chliche Abweichung der Informationen am entfernten Monitor vom aktuellen Sensorsignal ber\u00fccksichtigen. Wir werden signalabh\u00e4ngige Abtastverfahren entwickeln und ihre Leistung in Bezug auf die Informationsabweichung bewerten.<\/p>\r\n

Dieses Projekt zielt darauf ab, diese Schw\u00e4chen durch die Entwicklung einer hoch optimierten und konfigurierbaren Soft-Core-Prozessorfamilie auf der Grundlage der Open-Source-Architektur RISC-V zu beheben. Die Compilerunterst\u00fctzung wird durch die Erweiterung der Architekturziele des bestehenden LLVM-Backends hinzugef\u00fcgt. Ein angepasster Open-Source-Synthese-Toolflow wird optimierte Netzlisten erzeugen. Das resultierende Open-Source-Framework wird ver\u00f6ffentlicht werden. Zu Demonstrationszwecken werden im Rahmen des Projekts verschiedene Beispielanwendungen auf dem Cologne Chip GateMate FPGA implementiert und eingesetzt.<\/p>\r\n <\/div>\r\n <\/div>\r\n

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Bundesministerium f\u00fcr Bildung und Forschung (BMBF), Programm\u201cForschung auf dem Gebiet der Design-Instrumente f\u00fcr souver\u00e4ne Chipentwicklung mit Open-Source (DE:Sign)\u201d<\/p>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n <\/div>\r\n

\r\n \r\n \r\n Projektpartner<\/span>\r\n
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